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JABBAR Mohamad Hairol

Méthodologies de Conception ASIC Pour des Systèmes sur Puce 3D Hétérogènes à Base de Réseaux sur Puce 3D

 

Directeur de thèse :     Dominique HOUZET

École doctorale : Electronique, electrotechnique, automatique, traitement du signal (eeats)

Spécialité : Signal, image, parole, télécoms

Structure de rattachement : Université de Grenoble

Établissement d'origine : Liverpool John Moore University

Financement(s) : bourse attribuée par un gouvernement étranger

 

Date d'entrée en thèse : 15/11/2009

Date de soutenance : 21/03/2013

 

Composition du jury :
M. Ian O Connor, Professeur, Ecole Centrale de Lyon (ECL), France, Président, Rapporteur
M. Paul Franzon, Professeur, North Carolina State University (NCSU), États-Unis, Rapporteur
M. Said Hamdioui, Professeur, Delft University of Technology (TU DELFT), Pays-Bas, Membre
M. Kholdoun Torki, Directeur Technique, Circuits Multi-Projets (CMP), France, Membre
M. Yvain Thonnart, Ingénieur de Recherche, CEA-Leti, France, Membre
M. Dominique Houzet, Professeur, GIPSA-Lab, Grenoble INP, France, Directeur
M. Omar Hammami, Professeur, ENSTA ParisTech, France, Co-directeur

 

Résumé : physiques en utilisant une véritable technologie 3D utilisée dans l’industrie, sur la base du flot de conception 3D proposé en se concentrant sur la vérification temporelle et en s’appuyant sur l’intérêt des retards négligeable des structures de microbilles pour les connexions verticales. Nous avons étudié des techniques de partitionnement de NoC 3D sur architecture MPSoC y compris par empilement homogène et hétérogène en utilisant la technlogie Tezzaron 3D. La conception et mise en oeuvre de compromis pour ces deux méthodes de partitionnement est étudiée. L’approche d’empilement 3D homogène est exploré afin d’identifier la meilleure topologie entre la topologie 2D et 3D pour le MPSoC mis en oeuvre. Les explorations architecturales ont également examiné les différentes technologies CMOS mettant en évidence l’effet de retard des pistes sur la performance d’architecture 3D en particulier pour la conception dominée par l’interconnexion. En outre, nous avons effectué une étude d’empilage de NoC hétérogène 3D basé sur la mise en oeuvre de MPSoC avec approche GALS en présentant plusieurs implémentations 3D utilisant des outils de CAO 2D. Enfin, nous avons procédé à une étude des outils 2D EDA sur différentes architectures 3D pour évaluer l’impact des outils de CAO 2D sur la performance des architectures 3D. Comme il n’ya pas d’outil de conception 3D commercialisé jusqu’à présent, cette expérience est importante pour le motif que la conception d’architecture 3D en utilisant les outils EDA 2D n’a pas un impact fort et direct pour la performance d’architecture 3D principalement parce que les outils sont dédié à la conception d’architecture 2D.


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